一个从零开始写的极简、非常易懂的RISC-V处理器核。
xilinx FPGA模块
1.async_fifo(异步FIFO)
基于FPGA的DSP/无线电开源IP仓库
仿真采用iverilog + GTKwave开源工具链
Σ-Δ(Sigma-Delta)ADC模型,Sigma Delta 移植来自lattice提供的方案,实现模数转换
基于FPGA的开发项目,用于学习Verilog语言。
基于LoongArch32R指令集的单发射六级流水线处理器IP,龙芯杯决赛中频率达到145MHZ,可启动Linux操作系统。