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#Verilog

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5033787 core kingdom 1698156443

Macro/CK_Riscv

126
简易的RISC-V五级流水线标量处理器：CK_RISCV； 支持RV32I指令集，使用Veriog编写，简单易懂； 参照公司研发环境，设计一套规范的设计与验证环境；
RISC-V
Verilog
Verilog
5个月前
12289796 wilson chen 1676527518

wilson_chen/HDLGen

44
HDLGen是一个HDL/RTL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持扩展API，支持自动Instance、自动信号生成、IPXACT、JSON、XML、模板等输入来减少手动工作、提高开发效率、降低出错几率，大大提高IP开发和SOC集成的效率
hdl
Verilog
Perl
Python
SOC
Perl
智能硬件
|
1个月前
9096373 wangxuan95 1681793107

WangXuan95/BSV_Tutorial_cn

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一篇全面的 Bluespec SystemVerilog (BSV) 中文教程，介绍了BSV的调度、FIFO数据流、多态等高级特性，展示了BSV相比于传统Verilog开发的优势。
bluespec
bsv
Verilog
hdl
FPGA
3个月前
9421900 pan xingyu 1637505672

Jack/voskhod664

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顺序2发射RV64G核心
RISC-V
Verilog
SoPC
Verilog
2天前
10948991 twelvenine 1652431103

twelvenine/hashtable-verilog

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三种哈希表的Verilog硬件实现结构
FPGA
Verilog
CuckooHashing
Verilog
1年多前

Ryime/iSim

11
一个面向Windows的Verilog图形界面仿真工具
Verilog
EDA
GUI
1年前
9132807 middle class free heart 1646744556

中流自在心/soc_demo

10
Cortex-M0作为CPU的SoC工程样例，用于分享和学习。
SOC
cortex-m0
Verilog
C语言
6个月前
5646269 bei yi ning 1579746558

以凝/MIPS_CPU

6
基于MIPS32架构设计标量单核多周期五级流水处理器RoLa 项目原型：OpenMIPS
MIPS32
Verilog
Verilog
12个月前
8730755 zhang yuexuan 1675956463

Zyx/ZYNQ_frame_diffren

6
毕业设计：基于ZYNQ7020 的帧差法运动目标检测
Verilog
4个月前
9004876 hmount 1652626390

收拾旧河山/RISCV-CPU-Design

5
基于Verilog HDL开发的RISCV-CPU,支持miniRV-1指令集的SoC设计, 支持能处理冲突的五级流水线RISCV-CPU和数码管、LED灯等外设.
Verilog
riscv
CPU
Verilog
11个月前
9421900 pan xingyu 1637505672

Jack/tiny-soc

4
This is a tiny soc with tiny 8bit cpu
CPU
SoPC
Verilog
Verilog
2年前

朱养宗/pyverilog

4
用python写Verilog HDL
Python
Verilog
pyverilog
1年多前
2195160 xuxiaokang 1667981588

徐晓康/Verilog功能模块

1
Verilog功能模块
Verilog
Xilinx
FPGA
Inter
Verilog
25天前
10071775 lin peirun 1647502551

wataru不喜欢吃SASHIMI/FPGA学习代码

1
FPGA学习过程中的代码文件。
Verilog
FPGA
Verilog
2年前
10071775 lin peirun 1647502551

wataru不喜欢吃SASHIMI/IC_dESIGN_oPENMIPS

1
openmips的学习代码
OPENMIPS
Verilog
CPU
Verilog
接近2年前
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