简易的RISC-V五级流水线标量处理器：CK_RISCV； 支持RV32I指令集，使用Veriog编写，简单易懂； 参照公司研发环境，设计一套规范的设计与验证环境；

HDLGen是一个HDL/RTL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持扩展API，支持自动Instance、自动信号生成、IPXACT、JSON、XML、模板等输入来减少手动工作、提高开发效率、降低出错几率，大大提高IP开发和SOC集成的效率

一篇全面的 Bluespec SystemVerilog (BSV) 中文教程，介绍了BSV的调度、FIFO数据流、多态等高级特性，展示了BSV相比于传统Verilog开发的优势。

顺序2发射RV64G核心

三种哈希表的Verilog硬件实现结构

Cortex-M0作为CPU的SoC工程样例，用于分享和学习。

一个面向Windows的Verilog图形界面仿真工具

毕业设计：基于ZYNQ7020 的帧差法运动目标检测

基于MIPS32架构设计标量单核多周期五级流水处理器RoLa 项目原型：OpenMIPS

基于Verilog HDL开发的RISCV-CPU,支持miniRV-1指令集的SoC设计, 支持能处理冲突的五级流水线RISCV-CPU和数码管、LED灯等外设.

基于TangPrimer20k的FPGA图像预处理应用设计。使用高云的TangPrimer20k开发板实现车牌字符识别。

This is a tiny soc with tiny 8bit cpu

用python写Verilog HDL

收集开源的CPU/SOC，并搭建统一的Verilog Simulator和FPGA验证平台，能加载执行同一个ELF程序。 目前支持的CPU有OpenMSP430, UltraEmbedded RISC-V SoC, T-Head E902, E906; 支持的Simulator皆为开源的iverilog, verilator; 支持的FPGA综合工具是Xilinx的Vivado。

大二计算机组成原理课设，使用Verilog硬件描述语言实现MIPS处理器基本功能，包括MIPS单周期处理器、MIPS多周期处理器以及简单的中断设计