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liangkangnan / tinyriscv

代码 Issues 70 Pull Requests 5 Wiki 统计 流水线
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Instruction Trap

待办的
hongcez
创建于  
2020-07-06 01:09

Are traps implemented (e.g., misaligned memory access, illegal instructions and etc.)?

评论 (0)

hongcez 创建了任务
hongcez 将关联仓库设置为liangkangnan/tinyriscv
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verilator
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v2.4
v2.3
v2.2
v2.1
v2.0
v1.1
v1.0
开始日期   -   截止日期
-
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不置顶
置顶等级：高
置顶等级：中
置顶等级：低
优先级
不指定
严重
主要
次要
不重要
参与者（1）
Verilog
1
https://gitee.com/liangkangnan/tinyriscv.git
git@gitee.com:liangkangnan/tinyriscv.git
liangkangnan
tinyriscv
tinyriscv
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