over <= ~u_tinyriscv.u_regs.regs[26]; Error (10207): Verilog HDL error at risc_self.v(147): can't resolve reference to object "regs" 跨模块使用，quartus是不支持吗？ Xilinx平台支持这样调用的吗？
我按照作者的步骤，在vivado建工程，这个语句也会报错。
我在vivado没有报错
难道是什么编译选项导致的吗？
我就是按照作者的教程弄的，你新建一个重新弄下试试
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