代码拉取完成，页面将自动刷新
同步操作将从 yhp/iverilog_module 强制同步，此操作会覆盖自 Fork 仓库以来所做的任何修改，且无法恢复！！！
确定后同步将在后台操作，完成时将刷新页面，请耐心等待。
该项目是提供一个在linux使用iverilog+gtkwave的项目模板，用于快速新建项目和仿真项目。 没使用过的iverilog的请点击此处
虽然iverilog只能仿真，但是仿真速度很快，对于比较小的模块或者中型项目的验证，完全可以使用iverilog进行前期开发，以提高开发效率。
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├── db.dat 记录上次仿真项目，用于重复仿真时直接运行仿真项目
├── imgs 一些图片
│ ├── 20200415-140023.png
│ ├── 20200421-231449.png
│ ├── 20200421-232012.png
│ ├── 20200421-232053.png
│ └── 20200421-232159.png
├── LICENSE
├── main 提供仿真项目引导的shell脚本
├── module 所有仿真项目放在该路径下，一个项目一个文件夹
│ ├── counter 计数器项目
│ │ ├── counter.v
│ │ ├── readme.md
│ │ └── tb.v
│ ├── crc crc循环冗余校验项目呢
│ │ ├── CRC_7.v
│ │ ├── readme.md
│ │ └── tb_crc7.v
│ ├── decode38 38译码器项目
│ │ ├── decode38.v
│ │ ├── readme.md
│ │ └── tb_decode38.v
│ ├── idata 测试项目
│ │ ├── idata1.v
│ │ ├── idata2.v
│ │ ├── tb_idata.v
│ │ └── topdata.v
│ ├── led 简单分频器项目
│ │ ├── readme.md
│ │ ├── tb_led.v
│ │ └── top.v
│ └── 说明.txt
├── README.md
├── run 命令执行仿真指定项目
├── .shell 存放一些其他的shell脚本
│ └── test.sh
├── sim 仿真文件和结果
│ ├── ans.txt
│ ├── tb
│ ├── tb_led.v
│ ├── tb.lxt2
│ └── top.v
└── .TCL 存放一些其他tcl脚本
├── clk.tcl
├── main.tcl
├── verilog2tcl.tcl
└── vfile.v
上面的 .TCL 和 .shell 是隐藏文件夹！
在deepin或者ubuntu上，使用命令安装。
sudo apt-get install iverilog安装iverilog。sudo apt-get install gtkwave安装波形查看工具。
例如我们要仿真crc7,crc7所在路径为./module/crc ,则使用方法为
./run -d ./module/crc
终端输入./run -h显示帮助
每个仿真项目可添加一个readme.md文件作为自身项目的说明，如果项目要在main脚本下显示简短功能说明则要按一下方式写。
1.添加在分项目中子文件夹下面放置verilog的文件，仿真时将会一并拷贝到sim文件夹。
2.添加隐藏除了正在调试的工程之外的所有工程，减少调试时视觉上的影响。
Usage： run [para] <string>
run -d dir 仿真dir目录
run -i dir 在指定文件夹生成testbech模板，不存在路径则先创建路径
run -f file 运行单.v文件分析
run 仿真上次仿真的目录
run -h 显示帮助
run -r 刷新仿真数据，不在重新开启新的gtkwave
run -hide 隐藏除了正在调试所有工程问价夹(module路径下的文件夹)
run -unhide 显示所有隐藏的工程文件夹（module路径下的）
没有加入环境变量时，上面的run用 ./run代替。
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