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jmqian1009 / 多周期RISC-V CPU设计

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jmqian1009 提交于 2022-03-18 09:20 . 修复了算数右移的bug
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2022/03/17 18:37:02
// Design Name:
// Module Name: Package
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
package Params;
typedef enum bit [31:0] {
LW,LH,LB,LHU,LBU,NOREGWRITE
} LoadType;
typedef enum bit [31:0] {
SLL,SRL,SRA,ADD,SUB,XOR,OR,AND,SLT,SLTU,LUI
} AluOp;
typedef enum bit [31:0] {
NOBRANCH,BEQ,BNE,BLT,BLTU,BGE,BGEU
} BType;
typedef enum bit [31:0] {
ITYPE,RTYPE,UTYPE,JTYPE,STYPE,BTYPE
} Type;
endpackage
/*
//ALUContrl
`define SLL 4'd0
`define SRL 4'd1
`define SRA 4'd2
`define ADD 4'd3
`define SUB 4'd4
`define XOR 4'd5
`define OR 4'd6
`define AND 4'd7
`define SLT 4'd8
`define SLTU 4'd9
`define LUI 4'd10
//BranchType
`define NOBRANCH 3'd0
`define BEQ 3'd1
`define BNE 3'd2
`define BLT 3'd3
`define BLTU 3'd4
`define BGE 3'd5
`define BGEU 3'd6
//ImmType
`define RTYPE 3'd0
`define ITYPE 3'd1
`define STYPE 3'd2
`define BTYPE 3'd3
`define UTYPE 3'd4
`define JTYPE 3'd5
//six kind of ways to save values to Register
`define NOREGWRITE 3'b0 // Do not write Register
`define LB 3'd1 // load 8bit from Mem then signed extended to 32bit
`define LH 3'd2 // load 16bit from Mem then signed extended to 32bit
`define LW 3'd3 // write 32bit to Register
`define LBU 3'd4 // load 8bit from Mem then unsigned extended to 32bit
`define LHU 3'd5 // load 16bit from Mem then unsigned extended to 32bit
`endif*/
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https://gitee.com/jmqian1009/multi-cycle-risc-v-cpu-design.git
git@gitee.com:jmqian1009/multi-cycle-risc-v-cpu-design.git
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