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取自张强《UVM实战》第二章的UVM源码
uvm_s02/
├── dut
│ └── wrapper.v
├── sim
│ ├── Makefile
│ ├── rtl.list
│ └── uvm.list
└── testbench
├── component
│ ├── agent
│ │ └── agent.sv
│ ├── case
│ │ ├── case0.sv
│ │ ├── case1.sv
│ │ └── case2.sv
│ ├── driver
│ │ └── driver_dut.sv
│ ├── env
│ │ └── env.sv
│ ├── model
│ │ └── model.sv
│ ├── monitor
│ │ └── monitor.sv
│ ├── scoreboard
│ │ └── scoreboard.sv
│ ├── sequencer
│ │ └── sequencer.sv
│ └── transaction
│ └── transaction_dut.sv
├── interface
│ └── interface_dut.sv
└── tb_top.sv
修改 sim/Makefile 中的./simv +UVM_TESTNAME=case0
中的case0为case1和case2可使用不同的sequence传递方式
// ./testbench/component/case/case0.sv
/* 1. use default_sequence */
uvm_config_db#(uvm_object_wrapper)::set(this, "env.in_agt.sqr.main_phase",
"default_sequence", case0_sequence::type_id::get());
// ./testbench/component/case/case1.sv
virtual task main_phase(uvm_phase phase);
/* 2. not use default_sequence */
case1_sequence seq;
seq = case1_sequence::type_id::create("seq");
// set starting_phase for uvm_sequence.body() task
seq.starting_phase = phase;
seq.start(env.in_agt.sqr);
endtask
// ./testbench/component/case/case2.sv
virtual task main_phase(uvm_phase phase);
/* 3. not use default_sequence, in addition set objection raise and drop in this */
case2_sequence seq;
phase.raise_objection(this);
seq = case2_sequence::type_id::create("seq");
seq.starting_phase = phase;
seq.start(env.in_agt.sqr);
phase.drop_objection(this);
endtask art(env.in_agt.sqr);
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