小麻雀处理器SparrowRV采用RISC-V架构，支持RV32IMZicsr指令集，2级流水线，哈佛结构，配有中断系统。MCU级别的处理器，麻雀虽小，五脏俱全。

从零写一个16位处理器，采用自主设计的大黄鸭指令集，单周期3级流水线，8位指令双发射。配套大黄鸭汇编器，简化程序开发。目前主体设计已完成，大家的支持是我前进的动力。

纯verilog构建异步fifo，附带仿真脚本。读写端口各有一组时钟、读写使能、读写端口、满空指示、fifo使用量。源码结构清晰，注释完备，易于理解。

逐次逼近型SAR ADC使用广泛，本工程使用模拟元件与FPGA搭建SAR ADC电路模型，帮助初学者用一个实际案例来学习。

Verilog编写的高性能整数除法器，具有参数化配置位宽、迭代加速、结果锁存等特性，带有仿真脚本

使用Verilog实现PWM调制，伪PDM调制(计数器反转)，Sigma-Delta调制PDM